基于MODELSIM与ISE的FPGA设计全流程

基于MODELSIM与ISE的FPGA设计全流程FPGA设计全流程：Modelsim>>Synplify.Pro>>ISE第一章Modelsim编译Xilinx库第二章调用XilinxCORE-Generator第三章使用Synplify.Pro综合HDL和内核第四章综合后的项目执行第五章不同类型结构的仿真第一章Modelsim编译Xilinx库本章介绍如何编译HDL必须的Xilinx库和结构仿真。创建将被编译库的目录在编译库之前，最好先建立一个目录（事实上必须建立一个目录），步骤如下。（假设Modelsim的安装目录是“$Modeltech_6.0”，ISE的安装目录是“$Xilinx”）◆在“$Modeltech_6.0/”目录下建立一个名为XilinxLib的文件夹；◆启动Modelsim后，从“File”菜单项中点击“ChangeDirectory”并指定到刚刚建立的那个文件夹“XilinxLib”；◆接下来要做的事情是将Xilinx库编译到“XilinxLib”文件夹中。有三个库需要被编译。它们分别是“simprims”，“unisims”和“XilinxCoreLib”；（所有这些库文件都在“$Xilinx/verilog/src”目录下）◆点击Modelsim中的“Workspace”窗口，建立一个名为Xilinx_Co