用Verilog写的等效采样程序 上传者：jannelove 2018-12-08 05:13:55上传 其他文件 500kb 热度 50次 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2018-12-08 05:13:55 正在看，感觉有点乱，慢慢学吧 码姐姐匿名网友 2018-12-08 05:13:55 为了电子大赛下载来做参考的，结构上有点参考作用 码姐姐匿名网友 2018-12-08 05:13:55 VHDL写的，而且没有说采样精度 audreyliu 2025-01-07 21:28:15 很实用，不过需要时间分析代码 hunter98999 2025-01-05 21:08:03 VHDL的，不是我想要的 mzz25 2025-01-04 10:10:35 注释比较少。而且是VHDL，不是verilog，跟标题不符合啊。 qq_22574 2024-12-26 14:24:22 嗯，很难懂，不过楼主还是辛苦了！ gate4404 2025-01-02 11:31:13 好像不是随机等效采样，像是顺序等效采样 一路狂奔的大地男 2024-12-29 18:38:33 不是verilog的，比较郁闷 发表评论 jannelove 资源：2 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
正在看，感觉有点乱，慢慢学吧
为了电子大赛下载来做参考的，结构上有点参考作用
VHDL写的，而且没有说采样精度
很实用，不过需要时间分析代码
VHDL的，不是我想要的
注释比较少。而且是VHDL，不是verilog，跟标题不符合啊。
嗯，很难懂，不过楼主还是辛苦了！
好像不是随机等效采样，像是顺序等效采样
不是verilog的，比较郁闷