SmGen:Verilog有限状态机(FSM)代码生成器 开源 上传者：mouth1151 2021-05-09 07:51:49上传 TGZ文件 132.24KB 热度 58次 SmGen是Verilog的有限状态机(FSM)生成器。 另一方面,它不是FSM输入工具。 输入是行为Verilog,其时钟边界由设计人员专门设置。 SmGen会展开此行为代码,并在可综合的Verilog中从中生成FSM。 时钟边界由设计者明确提供,因此可以很好地控制预期的时序 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
