SmGen:Verilog有限状态机(FSM)代码生成器 开源 上传者：mouth1151 2021-05-09 07:51:49上传 TGZ文件 132.24KB 热度 41次 SmGen是Verilog的有限状态机(FSM)生成器。 另一方面,它不是FSM输入工具。 输入是行为Verilog,其时钟边界由设计人员专门设置。 SmGen会展开此行为代码,并在可综合的Verilog中从中生成FSM。 时钟边界由设计者明确提供,因此可以很好地控制预期的时序 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 发表评论 mouth1151 资源：1041 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
