LCCG:以局部性为中心的硬件加速器用于并发图处理的高吞吐量 源码

以局部性为中心的硬件加速器,用于高吞吐量的并发图处理(LCCG) 仿真器 我们使用ZSim模拟64核处理器,其参数如下所示。 该处理器使用乱序内核,这些乱序内核是按照Intel Skylake内核建模并经过验证的。 每个模拟内核均使用专用的L1和L2缓存,并进行了扩展以支持AVX512作为MacSim。 最后一级的缓存由所有内核共享。 参数内核与Intel Knights Landing相似的网状网络被用于模拟内核之间的通信。 然后,我们将LCCG实现到仿真处理器中。 所有程序均由带有-O3标志的GCC 9.2编译,并具有矢量化功能。 模拟系统的配置 五金件 细节 核心数 64核,x86-64 ISA,2.5 GHz,Skylakelike OOO L1指令缓存 每核32 KB,4路集关联,3周期延迟 L1数据缓存 每核32 KB,8路集关联,4周期延迟 L2快取 256 KB,专用每