CPU+blez.rar

概述 复杂数字逻辑电路和系统的层次化、结构化设计隐含着对系统硬件设计方案的逐层分解。 基本思路 Verilog设计的MIPS单周期处理器可基本归结为下图所示:(图中的目录结构和文件命名仅供参考) 单周期处理器包括控制器和数据通路,将其放入mips.v的层次下。code.txt中存储相应的指令码。 control模块占一个独立的Verilog HDL文件,实现控制器这个单一的职责,保持模块不受污染。 datapath中的每个module都由一个独立的Verilog HDL文件组成。这样减小了模块之间的耦合度,在增加相应功能或者修改代码时,减小了对其他模块的影响和修改,条理更加清晰,且有助于后期的设计。 一个Verilog HDL文件中可以定义多个module,因此建议所有mux(包括不同位数、不同端口数的所有MUX)都建模在一个mux.v中。