Pipeline processor:基于Verilog HDL的五级流水线处理器 源码

Pipeline-processor:基于Verilog HDL的五级流水线处理器 开发平台 VIVADO 16、xilinx FPGA开发板 设计要求 设计一个 5 级流水线的 MIPS 处理器,采用如下方法解决竞争问题: 采用完全的 forwarding 电路解决数据关联问题。 对于 Load use 类竞争采取阻塞一个周期 + Forwarding 的方法解决。 对于分支指令在 EX 阶段判断(提前判断也可以),在分支发生时刻取消 ID 和 IF 阶段的两条指令。 对于 J 类指令在 ID 阶段判断,并取消 IF 阶段指令。 分支和跳转指令做如下扩充:分支指令( beq 、 bne 、 blez 、 bgtz 、 bltz) 和跳转指令 (j 、 jal 、 jr 、 jalr) 该处理器支持未定义指令异常和中断的处理 设计定时器外设,可以根据设定周期产生外部中断,通过该定时器触发