python to verilog:为给定的Moore FSM生成Verilog源文件和testbench文件 python source file

描述 python程序获取一个描述状态机的配置文件,并为其生成源文件和verilog测试平台文件。 输入状态机配置 在出样本输入状态机文件 输入测试文件名 检查样本输入测试文件@ 怎么跑 Verilog源文件生成—要生成源文件module是module的名称以及生成的Verilog文件 ./main.py -s sm_conf -m module_name 使用IVerilog进行编译—使用icarus verilog编译verilog文件修改testbench文件tb.v以更新模块DUT名称,用于读取输入激励数据的文件名称以及用于存储生成的输出的文件名称 iverilog -o output module.v tb.v vvp output 查看波形—在gtkwave中查看波形默认情况下,波形数据被转储到test文件夹中的test.vcd文件中。 修改tb.v文件以获取任何详细信息 g