vhdl style guide:VHDL的样式指南实施 源码

VHDL样式指南(VSG) VHDL的编码样式实施。 公告内容 版本3.0.0现在可用。 这是一个主要的新版本,有很多更改。 最低Python版本3.5是必需的 新解析器 实例化规则已移至generic_map和port_map规则 更新了多行对齐规则 工具集成更新 附加规则 查看发行说明以获取全部详细信息。 升级到3.0.0时,请记住以下几点: 查看配置部分以获取新选项 首先针对您的代码库的一小部分运行以检查差异 注意:为新的解析器需要更新为3.0.0之前版本编写的任何规则。 如果您有任何自定义规则,我可以与您一起升级它们。 目录 安装 用法 文献资料 贡献 概述 VSG是在参与代码审查后创建的,其中代码中的实际问题被编码样式问题掩盖了。 为样式问题创建了一个发现,而实际问题却被遗漏了。 重新检查代码后,发现了真正的问题。 根据您的过程,样式问题可能需要很多时间才能解决。