评估逻辑设计的工作速度

当采用查找表结构FPGA进行设计时,设计者关心的另一个问题是所设计电路的工作速度和性能估计。尽管综合工具可以对设计进行优化处理,并尽可能地提高设计的性能,但综合工具的优化算法与设计者的参数设置有关。笔者以为速度是设计出来的,而后面的工具只能够起到辅助的作用。以下是一些可有效改善逻辑设计性能的策峄。 如下图所示。 图 Fmax的计算 例如,假定器件的时钟频率要求达到50 MHz,那么周期应为20 ns。假设: tCO十fSU=InS 允许的各级组合逻辑延时和线延时共: 20ns-1ns=19ns 假设每级组合逻辑延时和线延时共; fpD十fxe