可综合的verilog编写的RISCCPU设计 上传者：xingtong579 2019-01-08 08:45:00上传 PDF文件 677.53KB 热度 50次 一个简单的用verilog语言描述的RISC_CPU的例子，这个例子结构简单，对于初学者很有用 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 码姐姐匿名网友 2019-01-08 08:45:00 讲的很清楚，有代码，有讲解，很好的资料。 码姐姐匿名网友 2019-01-08 08:45:00 不错，信息挺全面 码姐姐匿名网友 2019-01-08 08:45:00 夏宇闻《verilog数字设计教程》中的内容 码姐姐匿名网友 2019-01-08 08:45:00 没记错的话这是夏老师FPGA一章节里的内容，不过有电子版的话适合把代码黏过来，很不错 发表评论 xingtong579 资源：1 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
讲的很清楚，有代码，有讲解，很好的资料。
不错，信息挺全面
夏宇闻《verilog数字设计教程》中的内容
没记错的话这是夏老师FPGA一章节里的内容，不过有电子版的话适合把代码黏过来，很不错