a2i 源码

A2I 该项目 发行A2I POWER处理器核心RTL和相关的FPGA实现(使用的ADM-PCIE-9V3 FPGA) 有关详细,请参见。 核心 是作为高频四线程设计创建的,针对吞吐量进行了优化,并针对45nm技术中的3+ GHz。 它是一个27 FO4实现,具有按顺序支持1-4个线程的管道。它完全支持使用Book III-E的Power ISA 2.06。该内核还旨在支持MMU和AXU逻辑宏的可插入实现。这包括取消MMU,并使用仅ERAT模式进行转换/保护。 历史沿革 是根据IBM的游戏核心设计开发的。它旨在平衡性能和功率并提供高流吞吐量。通过使用可配置的锁存器/阵列库,它支持芯片,SIM和FPGA实现。 A2I被开发为用于高吞吐量网络边缘(PowerEN) 的“线速处理器”。该包括四个L2,每个L2具有四个A2I,它们通过称为PBus的互连连接。核心外部的单元包括连接到PBus的多个