Verilog是一门描述电路的语言,同人类的自然语言类似,如中文,最基本单位是笔画,然后是字、词、句、短文、中篇、长篇、巨著,接下来要介绍的模块类似于短文、结构语句类似于段落、块语句类似于一小段话,而数据类型则类似于基本单词,而操作符则类似于动词,将主语和宾语连接起来,表达一个简单而完整的意思。 从语法层面,Verilog和C很像,C的精髓,在于数据结构抽象和算法逻辑实现的开销小,典型开发模型是自顶向下的瀑布式建模,而Verilog正确的设计思路,则是脑海中先有总体的电路结构,然后根据语法、经验、综合的技巧等,用HDL代码来描述这个电路。
