组合逻辑实验手册.docx

一、 实验内容 利用VHDL语言设计一个4位8421码到4位格雷码的编码器。 使用波形图仿真验证其功能。 library ieee; use ieee.std_logic_1164.all; entity text1 is port(d0,d1,d2,d3: in std_logic; q0,q1,q2,q3: out std_logic); end entity text1; architecture rtl of text1 is begin q0