数字钟实习报告

本设计主要利用verilog语言在EDA平台上设计一个电子数字钟，它的计时为24小时小时制，显示满刻度为23时59分59秒，另外还具有校时功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和校时程序模块、数据选择器程序模块、显示程序模块等。并且使用QUARTUS II软件进行电路波形仿真，下载到电路板进行验证。