用于零延迟缓冲器的PLL设计

摘要:本文设计了一款用于零延迟时钟缓冲器的PLL,采用一种结构简单并且实现低失配的电荷泵,详细阐述了对噪声有很强抑制作用的一种差分结构的压控振荡器,采用CSMC 0.5μm N阱CMOS工艺,在3.3V电源电压下,该PLL的工作频率范围为10MHz-140MHz,周对周抖动为45ps@50MHz,功耗为4.8mW,芯片面积为1.2μm×1.7μm。 1 引言 随着半导体技术的不断发展,很容易实现复杂的数字和混合信号集成在一个芯片上,这对于驱动整 个电路工作时钟信号提出了越来越高的要求,对高速数字电路来说,时钟信号的稳定程度直接影响了电 路能否正常工作。锁相环电路的产生无疑解决了这些