一种高效的H.264 CABAC解码器的VLSI结构

摘要: 提出一种 H.264/ AVC中基于上下文的自适应二进制算术编码 (CABAC) 解码器的硬件设计方法 ,在采用并行结构的基础上 ,给出了一种高效的 VLSI实现方案.采用两级有限状态机结构控制宏块解码过程 ,并通过对残差系数存储器的定时清零解决了数据存储耗时的问题 ,大大降低了解码控制的复杂度 ,从而提高解码速度 ,达到每 1 至 2 个时钟解出 1 比特.仿真结果表明 ,该方案能满足 H.264/ AVCmain profile CIF 30fps实时解码的要求.