USB3.0中五分频电路设计

摘要: 基于65 nm CMOS 工艺, 分别采用CML 电路和TSPC 电路设计并实现一种新型五分频电路, 适用于USB 3. 0物理层中时钟频率的五分频转换, 且输出占空比基本满足50%, 仿真结果表明采用CML 电路构建的分频器可稳定工作在8 GHz的输入时钟频率, 此时功耗为1. 9 mW, 采用T SPC 电路构建的分频器可稳定工作在10 GHz 输入时钟频率, 此时功耗为0. 2 mW, 2 种分频电路都满足USB 3. 0 规范要求, 完全达到预期目标。 0 引言 USB 3. 0 是通用串行总线( Universal Serial Bus)的规范, 该规范由英特尔等