几种进行FPGA时序约束的方法大盘点!

从近一段时间工作和学习的成果中,我总结了如下几种进行时序约束的方法。按照从易到难的顺序排列如下: 1. 频率约束 这是基本的,所以标号为0。 2. 频率约束+时序例外约束 时序例外约束包括FalsePath、MulTIcyclePath、MaxDelay、MinDelay。但这还不是完整的时序约束。如果仅有这些约束的话,说明设计者的思路还局限在FPGA芯片内部。 3. 频率约束+时序例外约束+I/O约束 I/O约束包括引脚分配位置、空闲引脚驱动方式、外部走线延时(InputDelay、OutputDelay)、上下拉电阻、驱动电流强度等。加入I/O约束后的时序约束,才是完整的时序约