开源项目多功能数字时钟veriloghdl 上传者：躁动de气球 2019-01-07 09:07:47上传 RAR文件 109.83KB 热度 35次 本实例用verilog hdl编写，能实现日前的显示，时钟的显示，跑表，功能强大，通过FPGA开发板测试并能正常工作。 文件包括全部工程文件。 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 码姐姐匿名网友 2019-01-07 09:07:47 挺不错的资料，谢谢分享 码姐姐匿名网友 2019-01-07 09:07:47 这个是真好，实现简单 码姐姐匿名网友 2019-01-07 09:07:47 还不错~ 可以用 码姐姐匿名网友 2019-01-07 09:07:47 这个还是很基本很实用的，不错 码姐姐匿名网友 2019-01-07 09:07:47 很不错，对于通信专业的我来说很有用，程序也都是正确的，很棒！ 码姐姐匿名网友 2019-01-07 09:07:47 verilog hdl比较基本的实例 码姐姐匿名网友 2019-01-07 09:07:47 新手学习 verilog,有参考价值，谢谢分享。 码姐姐匿名网友 2019-01-07 09:07:47 不知道怎么回事，注释全部乱码了 码姐姐匿名网友 2019-01-07 09:07:47 实现简单~可以正常使用 码姐姐匿名网友 2019-01-07 09:07:47 实现得比较简单 发表评论 躁动de气球 资源：9 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
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