8B/10B编解码的IP核设计

研究了8B/10B编码的编码特点和内在相关性,并在此基础上介绍了一种用Verilog HDL设计8B/10B编解码逻辑描述的方法,将其嵌入到FPGA中或设计成ASIC,可构成一个资源使用少、速度快、可靠性高的IP核。文中着重介绍8B/10B编解码总体设计方案,详细描述其内部工作原理和实现。最后给出在Altera公司软件平台Quartus II上进行EDA的综合和仿真结果。