Achronix 实测!AlexNet卷积核在FPGA占90%资源仍跑750MHz|算力达288万张图像/秒

MLP_Conv2D是功能齐全的设计,可将2D输入图像与多个内核同时进行卷积。 该设计充分利用了MLP和BRAM模块,每个MLP一个周期执行12个int8乘法。此外,MLP列和BRAM块均等级联以有效地将图像数据传递,从而允许同时处理多个内核。 该设计使用NoC接入点(NAP)从片上网络(NoC)读取或写入数据。NoC连接到SpeedSTer7t器件中的GDDR6控制器再到外部存储器。 AlexNet 尽管初为AlexNet图像和内核大小配置了MLP_Conv2D设计,但是2D卷积是一个通用过程,因此可以重新配置该设计并使其适应许多不同的2D方法。 2D卷积的一般原理是在图像(实际上是