搞定Verilog中的generate 参数传递for的用法 上传者：u60912 2021-01-03 12:18:43上传 PDF文件 56.11KB 热度 24次 新工作第一天,看了看别人的代码,发现自己对于Verilog语言还是有很多不清晰的地方,谨以此篇博客。希望自己能够搞清楚一些不清晰地东西。即使将来忘了回过头来再看看也能够马上回忆起来。废话结束。上正文。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
