用vhdl实现48阶fir的8折叠
本设计采用重定时以及折叠的方法,将原本使用24个乘法器的线性相位48阶fir设计成为只需要使用3个乘法器的fir,减少了硬件电路的开销。使用vhdl语言编写程序。
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