电源技术中的实际应用时Verilog在许多方面强于VHDL 上传者：blino 2020-12-13 10:53:36上传 PDF文件 36.24KB 热度 6次 在实际应用时Verilog在许多方面强于VHDL: Verilog代码短于VHDL,综合结果 规模小于VHDL。 Verilog易学、易用,学习周期短 Verilog贴近硬件,尤其在ASIC设计方面Verilog能描述最低层的结构,VHDL则不能。 VHDL更依赖于综合器的综合能力,而现阶段的综合器还没到达某个层次。 Verilog的库支持更好,它本身来至企业标准;VHDL的综合与仿真库往往需要其他语言基础之上。 Verilog的仿真在大多数层次(不包括System Level)强于VHDL,Verilog最初 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论 blino 资源：449 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
