如何实现纳米级芯片设计的时序收敛

在当今的深亚微米设计中,随着几何尺寸的缩小和密度的增加,时序收敛成为设计人员最为头痛的问题之一。针对0.13微米及以下的工艺,来自互连负载的延时所占的比例显著增加。另外,串扰信号(crosstalk)通过耦合电容对时序也会产生影响。同时,压降(IR drop)对时序的影响也不容忽视。 随着芯片规模日益复杂,工艺尺寸日益缩小, 时序收敛问题毫无疑问也越来越复杂和无法避免。工艺技术的每次进步都会带来新的问题,没有一个解决方案是一成不变的。 早期,传统的综合工具只有简单的线负载模型(wireload model),但这并没有什么问题。因为,绝大多数的延时来自标准单元(cell)而非互连线。但是随