元器件应用中的Verilog HDL上拉、下拉电阻

上拉、下拉电阻有:pullup pulldown 这类门设备没有输入只有输出。上拉电阻将输出置为1。下拉电阻将输出置为0。门实例语句形式如下:pull_gate[instance_name] (OutputA);门实例的端口表只包含1个输出。例如:pullup PUP (Pwr);此上拉电阻实例名为PUP,输出Pwr置为高电平1。