在前面的讨论中,都没有考虑衬底电位对晶体管性能的影响,都是假设衬底和晶体管的源极相连,即VBS (Bulk-Source)=0的情况,而实际工作中,经常出现衬底和源极不相连的情况,此时,VBS不等于0。 在晶体管的衬底与器件的源区形成反向偏置时,将对器件产生什么影响呢? 由基本的pn结理论可知,处于反偏的pn结的耗尽层将展宽。上图说明了NMOS管在VDS较小时的衬底耗尽层变化情况,图中的浅色边界是衬底偏置为0时的耗尽层边界。当衬底与源处于反偏时,衬底中的耗尽区变厚,使得耗尽层中的固定电荷数增加。由于栅电容两边电荷守衡,所以,在栅上电荷没有改变的情况下,耗
