EDA/PLD中的Cadence逻辑设计解决方案

随着设计复杂度的提高和逻辑设计工艺尺寸的缩小,前端设计人员面临着越来越多的设计挑战,这些挑战为已经非常紧张的设计工期带来了更多的风险: 器件对低功耗的需求、日益扩大的设计与验证之间的脱节、以及逻辑-物理建模鸿沟等等。目前,设计团队只能通过一种串行的、特定的、高重复性的方法来解决这些问题。 总之,这些设计挑战严重影响了设计进度的可预测性,并加剧了产品开发的易变性。因此,逻辑设计人员急需一种全新的设计方法来高效地设计、验证和实现RTL模块和芯片级设计。同时,这种并发的、具有高度可预测性的流程不应破坏现有设计和验证过程。 “快速上市的压力加上日益增长的设计复杂性,带来了很多挑战。将逻