如何设计一个双时钟的计数器,其中一个时钟是clk_up另一个是clk_down?library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all;entity dou is port ( clk1 : in std_logic; clk2 : in std_logic; q : out std_logic_vector(0 to 3) );end dou;architecture rtl of
