高精度锁相环verilog代码实现 包含testbench

该代码实现的锁相环电路,其精度根据testbench中设置的reference_signal的频率,可以达到皮秒级。代码层次为2级,主module调用了鉴相器模块和振荡器模块。目前testbench中设置的锁定频率为333MHz,锁定后相位差3ps。可以修改testbench以达到所需要的频率。