FPGA助力高端存储器接口设计

高性能系统设计师在满足关键时序余量的同时要力争获得更高性能,而存储器接口设计则是一项艰巨挑战。双倍数据速率SDRAM和4倍数据速率SDRAM都采用源同步接口来把数据和时钟(或选通脉冲)由发射器传送到接收器。接收器接口内部利用时钟来锁存数据,此举可消除接口控制问题(例如在存储器和FPGA间的信号传递时间),但也为设计师带来了必须解决的新挑战。 关键问题之一就是如何满足各种读取数据捕捉需求以实现高速接口。随着数据有效窗越来越小,该问题也益发重要;同时,更具挑战性的问题是,如何让接收到的时钟与数据中心对准。 基于FPGA、ASIC和ASSP控制器的设计所采用的传统方法