EDA/PLD中的晶体管

作为集成电路的基本电子组件,晶体管的大小 40 多年来一直在缩减。在我们的90-nm CMOS 工艺中,我们面临着严峻挑战,需要制造门长度不足 40 nm的晶体管。要求我们实现最高级的光刻与蚀刻控制,以保证整个晶圆上数十亿之多的晶体管的特性保持一致。半导体行业中一批最佳的研发精英正在 TI 为此而努力工作。我们还将成功解决 65nm 工艺产生的新难题,正像我们已经解决了许多前代高性能工艺的缩放问题一样。 除了工艺控制之外,新的材料也有助于推动先进的晶体管技术。与 1nm 或较低栅极氧化层 (gate oxide) 相当的情况下,我们需要新型高 K 电介质来代替传统的硅氧化层。基于铪的材料可实