Verifier提高验证完备性

随着集成电路设计技术的不断发展,电路设计中经常出现一些问题。因此,设计验证技术成为了电路设计中不可或缺的部分。如何提高验证完备性,是验证技术的难题之一。本文介绍了Cadence最新发布的适用于模拟设计的ADE Verifier的工具使用流程,以及根据海思业务需求定制的使用方法。该工具整合了验证工具ADE Explorer 和ADE Assembler的特性,完善了模拟电路设计验证流程,解决了模拟设计验证完备性中的问题。