EDA/PLD中的一种快速位同步时钟提取方案及实现

引言 在数字通信系统中,同步技术是非常重要的,而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号,确保收发同步,而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中,也为系统提供了一个基准的同步时钟。 随着可编程器件容量的增加,设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此,本文采用Quartus II软件设计了一种新型的位同步提取电路,对电路进行了仿真试验,并使用Altera的Cyclone II系列FPGA芯片EP2C5予以实现。 在CPLD/FPGA上实现位同步,最简单直接的办法就是利用FPGA的片上锁相环。但这种锁相环要求的输入