嵌入式系统/ARM技术中的基于DBL结构的嵌入式64kbSRAM的低功耗设计

嵌入式存储器的容量及其在系统芯片中所占的面积越来越大,对其操作所带来的动态功耗成为系统芯片功耗中重要的组成部分,因此,必须寻求有效的低功耗设计技术,以降低嵌入式存储器对整个系统的影响。为了降低存储器的功耗,人们采用了字线分割、分级字线译码以及字线脉冲产生等技术,大大降低了存储器的动态功耗。 另外一种能有效降低存储器动态功耗的技术就是位线分割(DBL)。 针对系统要求,笔者采用DBL结构以及一种存储阵列分块译码结构,完成了64 kb嵌入式存储器模块的设计。 参数的修正与公式的重新推导 DBL结构的原理 DBL结构就是通过将两个或者多个SRAM存储单元进行合并,以减少连接到位