为理解旁路电容的必要性,用由图1所示的CMOS逻辑电路构成的开关电路进行实验。 图1 用于实验电源旁路电容必要性的电路 可以认为CMOS逻辑IC的消耗电力非常小,但这是在CMOS在较低频率下动作时的说法。在高速时钟频率动作的电路中,如图2所示,消耗的电力与时钟频率成比例。目前高速CPU几乎都由CMOS构成,所以消耗的电力也未必很小。 在图1的实验电路中,CM0S的负载电容CL=1000pF,假设作为负载的功率MOSFET的门驱动。 一般的逻辑电路中的负载为低电容。但是,即使对应逻辑1个单元,也具有数pF的输入电容,不能轻视。 在实验电路的+5V的电源线路上,为
