ACTEL FPGA上的Verilog程序实现了底层的串口程序,如果你用其他品牌的FPGA可以借鉴Source\Fusion_UART下的三个.V文件,实际使用只需要更改驶入时钟频率就行,代码没有用IP核,都是Verilog实现的,对初学者非常适合,如下部分代码。 always@(posedge clk) begin if(clk_equ) begin if(!StartF) //是否处于接收状态 begin if(!RXD) begin count = 4'b0; //复位计数器 count_bi
