fpga实现的简易频率计(veilog)

本实验要求设计一个简易的频率计,实现对标准的方波信号进行频率测量,并把测量的结果送到 8 位的数码管显示,所要求测量范围是1Hz~99999999Hz。整个设计的基本原理就是对1 秒钟之内输 入的方波进行计数,把所得数据保存在计数器里,经过译码器处理之后,然后送往数码管显示。这里 采用的方案是在采样时钟的上升沿开始计数,然后在下一个上升沿把计数器里的数据送往数码管,并 且把计数器清零,让其重新计数。整个方案的实现主要分为四个模块:时钟分频(clk_div)模块、计数 器模块(counter)、译码器模块(seg8)、扫描输出(saomiao)模块。