Motion JPEG视频压缩IP核的设计与实现

本文设计了一个高效的全流水线结构的Motion JPEG视频压缩IP核。在设计中提出了一种适合FPGA结构的并行快速矩阵转置电路结构和全流水线的二维离散余弦变换电路结构。在Altera公司的CycloneII系列芯片上搭建了包含NIOSII处理器和Motion JPEG视频压缩IP核在内的SOPC结构的验证系统。实验测得Motion JPEG视频压缩IP核可在50Mhz的时钟频率完成对NTSC制视频中亮度分量的实时压缩,在100Mhz的时钟频率完成对952×568连续亮度图像的实时压缩,帧率达147frame/s。实验结果表明Motion JPEG视频压缩IP核具有较大的实用价值和广阔的应用前