可重构阵列处理器中分布式Cache设计

随着片上集成的处理器核数日益增多,可重构阵列处理器中的“存储墙”问题日益加剧,而传统采用多级共享Cache硬件设计复杂度高,并行访问度有限,难以满足可重构阵列处理器的访存需求。设计了一种本地优先、全局共享的“物理分布、逻辑统一”分布式Cache结构,该结构硬件开销小,并行访问性高。通过Xilinx公司的Virtex-6系列xc6vlx550T开发板对设计进行测试,实验结果表明,该结构相比于同类结构,平均延迟减少最高达30%,硬件开销仅为Cache容量的5%,最高可提供10.512 GB/s的访存带宽。