逻辑分析内核在FPGA电路内调试的应用

随着FPGA的设计速度、尺寸和复杂度明显增长,使得整个设计流程中的验证和调试成为当前FPGA系统的关键部分。获得FPGA内部信号有限、FPGA封装和印刷电路板(PCB)电气噪声,这一切使得设计调试和检验变成设计周期中最困难的流程。另一方面,几乎当前所有的像CPU、DSP、ASIC等高速芯片的总线,除了提供高速并行总线接口外,正迅速的向高速串行接口的方向发展,FPGA也不例外,每一条物理链路的速度从600Mbps到高达10Gbps,高速IO的测试和验证更成为传统专注于FPGA内部逻辑设计的设计人员面临的巨大挑战。这些挑战使设计人员非常容易会把绝大部分设计周期时间放在调试和检验设计上。 为帮助