集成电路中的说一说FPGA设计中不建议使用的电路

1、不建议使用组合逻辑时钟或门控时钟。组合逻辑和门控时钟很容易产生毛刺,用组合逻辑的输出作为时钟很容易使系统产生误动作。 2、 不建议使用行波时钟。行波记数器虽然原理简单,设计方便,但级连时钟(行波时钟)最容易造成时钟偏差(△T),级数多了,很可能会影响其控制的触发器的建立/保持时间,使设计难度加大。转换的方法是采用同步记数器,同步计数器用原理图描述可能较难,但用HDL语言很简单就可以描述一个4位计数器。 3、尽量避免采用多个时钟,多使用触发器的使能端来解决。在可编程逻辑器件设计时,由于时钟建立应尽量避免采用多时钟网络,或者采用适当的措施减少时钟的个数,使用频率低的时钟尽量