基于3 GS/s 12 bit ADCs的 高速串行接口控制层电路的设计与实现

高性能数据转换器是第五代移动通信基站系统的核心器件,其采样速率不低于3 GS/s、分辨率高于12 bit,因此高速串行接口取代传统接口电路成为必然趋势。基于JESD204B协议设计了一种应用于3 GS/s 12 bit ADCs的高速串行接口控制层电路。在保证高速传输的前提下,折中考虑功耗和资源,该电路在传输层采用预分频技术完成组帧;在数据链路层采用极性信息简化编码技术实现8 B/10 B编码。在Vivado 16.1环境下,采用Xilinx公司的ZC706 FPGA中PHY IP和JESD204B Receiver IP完成控制层接口电路的验证。实验结果表明数据传输正确,且串化后的传输速度达