行为级模型功能比对验证的自动方法学

在混合信号芯片设计领域,Verilog/Systemverilog/VHDL等行为级模型被广泛应用于描述模拟和混合信号模块的电路特性,用以帮助实现更快速全面的全芯片功能验证。为了保证正确、有效和全面的全芯片功能验证,电路模块的行为级模型和晶体管级设计之间的功能比对验证(Behavior vs.Schematic,BVS)非常关键。在此之前,利用现有的EDA工具,只能进行逻辑状态的BVS矢量检查,而不能进行实数类型的矢量检查。为了更好地描述模拟和混合信号模块的行为特性,采用了Wreal模型和SV-UDT(Systemverilog-User Defined Type), 因此对EDA工具提出了新