用Synplify Premier加快FPGA设计时序收敛

传统的综合技术越来越不能满足当今采用 90 纳米及以下工艺节点实现的非常大且复杂的 FPGA 设计的需求了。问题是传统的 FPGA 综合引擎是基于源自 ASIC 的方法,如底层规划、区域内优化 (IPO,In-place Optimization) 以及具有物理意识的综合 (physically-aware synthesis) 等。然而,这些从 ASIC 得来的综合算法并不适用于 FPGA 的常规架构和预定义的布线资源。