嵌入式系统/ARM技术中的SoC的另类设计哲学:可组态性处理器IP

随着工艺技术的发展,深亚微米(DSM)使系统级芯片更大更复杂。这种综合方法将遇到新的问题,因为随着工艺向0.18微米或更小尺寸发展,需要精确处理的不是门延迟而是互连线延迟。再加之数百兆的时钟频率,信号间时序关系十分严格,因此很难用软的RTL综合方法达到设计再利用的目的。 数百万门规模的系统级芯片设计,不能一切从头开始,要将设计建立在较高的层次上。需要更多地采用IP复用技术,只有这样,才能较快地完成设计,保证设计成功,得到价格低的SOC,满足市场需求。 建立在芯核基础上的系统级芯片设计,使设计方法从电路设计转向系统设计,设计重心将从今大的逻辑综合、门级布局布线、后模拟转向系统级模拟,软硬