基于Quartus2的Verilog实例详解

基于Quartus2的Verilog实例详解基于Quartus2的Verilog实例详解说明：该例程分两部分：第一部分主要是通过一个半加器的实验来演示Quartus2软件的基本用法，从而使入门者很快上手。第二部分主要是VerilogHDL的实例，其中每个程序都是已经调试通过的，尤其是后边的数字钟、频率计等都有已经建好的工程，若将其下到实验箱就可以直接观察效果。由于水平有限，纰漏之处还请指正！第一部分半加器的实现1、打开Quartus2软件如下图所示：标题栏菜单栏资源管理窗工程栏编译状态显示窗信息显示窗图1―1QuartusII软件图形用户界面我们首先简单了解一下各部分的作用：标题栏：显示当前工程的路径和程序的名称。菜单栏：主要包括文件（File）、编辑（Edit）、视图（View）、工程（Project）、资源分配（Assignments）、操作（Processing）、工具（Tools）、窗口（Window）、和帮助（Help）、9个下拉菜单组成。工具栏