在modesim中显示状态机变量参数名的两种方法及比较 上传者：lologame 2020-09-21 13:08:17上传 PDF文件 50.29KB 热度 20次 对于VHDL,modelsim是直接支持的,对于verilog我们则需要动些小脑筯。我在网上搜罗了一下,主要包括以下两种方法: 1.通过modelsim的virtual type命令来实现。 2.通过条件编译指令来实现。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
