FPGA 建立时间与保持时间 上传者：ld48498 2020-09-21 06:01:44上传 PDF文件 73.18KB 热度 37次 时钟是整个电路最重要、最特殊的信号,系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错;因而明确FPGA设计中决定系统时钟的因素,尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
