仿真时testbench风格导致的竞争现象

近期需要用到一段移位寄存器的程序,却在行为仿真时出现问题,代码如下(一个4位移位寄存器): module sr4( input clk , input en , input d , output reg q ); reg [3:0] q_temp ; always @(posedge clk)begin if(en)begin q_temp[3:0] <= {q_temp[2:0],d} ; q <= 0 ;